Verilog：低电平异步复位、时钟 clk 上升沿触发的 D 触发器程序实现
```verilog module d_flip_flop ( input wire clk, input wire rst, input wire d, output reg q ); always @ (posedge clk or posedge rst) begin if (rst) begin q <= 1'b0; end else begin q <= d; end end endmodule ``` ######[AI写代码神器 | 172点数解答 | 2024-12-18 23:17:28]
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