Verilog HDL：三种方法实现 4 位 2 路数据选择器，附 always 块代码示例

下面是一个使用 Verilog HDL 完成的 4 位 2 路数据选择器设计实现： ```verilog module data_selector_4bit(input [3:0] a, b, input sel, output reg [3:0] y); always @ (a, b, sel) begin if (sel) y = b; else y = a; end endmodule ``` 这里使用了 always 块来实现数据选择器。当 sel 为 1 时，输出 y 等于输入 b；当 sel 为 0 时，输出 y 等于输入 a。 ######[AI写代码神器 | 301点数解答 | 2024-10-08 14:51:37]